首先为什么要定点化？
在性能可接受的范围内尽可能的的压缩数据bit位宽以便节省资源
一个扰码识别的定点流程

灰色的全精度
蓝色是定点截位以后的位宽,对于这个算法，定点以后在大大节省资源的情况下性能几乎没有任何损失。
我们在定点的时候不是说每一个节点都需要压缩bit，而是在关键的节点尽可能压缩位宽才能做到事半功倍，
比如以上例子中的求平方，和最后的累计和输出，这两个点对硬件来说非常敏感，一个是乘法器，另外一个是缓存MEM，是面积的开销大户，
所以我们在定点的时候要特别有意去照顾这些节点，在性能可接受的情况下，能省1bit是1bit

定点介绍(低截高饱)

一般我们会分为两步来操作

1. 低位Round操作

低位的Round操作有非常多类型。参见
https://en.wikipedia.org/wiki/Rounding

软件工程中”简单”的复杂性

简单可能比复杂更难：你必须努力使思维清晰才能简化它。但最终这一切都是值得的，因为它能使你翻越高山。
—— Steve Jobs

我相信有两种设计软件的方式：一种是使软件足够简单而明显没有缺陷；另一种是使它如此的复杂，以至于没有明显的（可被轻易发现的）缺陷。

—— Tony
Hoare（译者注：英国计算机科学家、图灵奖得主、快速排序算法的发明人、哲学家就餐问题的提出者……）

简单，软件工程的圣杯。业界的前辈一直在驱策我们去追求它。

（软件设计）是一门手艺……相对”复杂”而言，它赋予”简单”更高的价值
—— Barbara Liskov（译者注：2008年图灵奖得主）

SpinalHDL的时钟和时钟域设计一开始就设计的相对比较完整，Chisel起初只能支持同步复位，这个在工程上带来了很多麻烦，最近chisel3好像可以支持异步复位。
例化方式非常别扭，我更喜欢SpinalHDL的清晰直观。非常重要的一个区别写SpinalHDL你很清楚哪些是硬件哪些是软件，而chisel就特别模糊，充斥着大量的软件思维，去了解他们各自开发者的背景也就不难理解。
所以一个合格的产品设计者，首先是一个合格的用户。

几个简单的示例

1. 默认时钟

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class Top extends Component{
    val a = in Bits(8 bits)
    val b = RegNext(a) init 0
}

默认会得到一个clk,reset时钟复位信号，并且SpinalHDL复位默认是上升沿

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module Top (
      input  [7:0] a,
      input   clk,
      input   reset);
  reg [7:0] b;
  always @ (posedge clk or posedge reset) begin
    if (reset) begin
      b <= (8'b00000000);
    end else begin
      b <= a;
    end
  end
endmodule

2. 自定义时钟源

如果我们不喜欢默认是时钟复位名称，可以自己修改时钟信号名，通过ClockDomain来创建一个时钟域（其实spinal的Component里隐含了一个叫
clockDomain变量的默认domain）

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val myclk,myrst = in Bool()
val myClockDomain = ClockDomain(myclk,myrst)
new ClockingArea(myClockDomain){
  val reg0 = RegNext(a) init 0
  b := reg0
}

The Root of List

约翰麦卡锡于1960年发表了一篇非凡的论文,他在这篇论文中对编程的贡献有如 欧几里德对几何的贡献.1 他向我们展示了,在只给定几个简单的操作符和一个 表示函数的记号的基础上, 如何构造出一个完整的编程语言. 麦卡锡称这种语 言为Lisp, 意为List Processing, 因为他的主要思想之一是用一种简单的数据 结构表(list)来代表代码和数据.

值得注意的是,麦卡锡所作的发现,不仅是计算机史上划时代的大事, 而且是一种 在我们这个时代编程越来越趋向的模式.我认为目前为止只有两种真正干净利落, 始终如一的编程模式:C语言模式和Lisp语言模式.此二者就象两座高地, 在它们 中间是尤如沼泽的低地.随着计算机变得越来越强大,新开发的语言一直在坚定地 趋向于Lisp模式. 二十年来,开发新编程语言的一个流行的秘决是,取C语言的计 算模式,逐渐地往上加Lisp模式的特性,例如运行时类型和无用单元收集.

在这篇文章中我尽可能用最简单的术语来解释约翰麦卡锡所做的发现. 关键是我 们不仅要学习某个人四十年前得出的有趣理论结果, 而且展示编程语言的发展方 向. Lisp的不同寻常之处–也就是它优质的定义–是它能够自己来编写自己. 为了理解约翰麦卡锡所表述的这个特点,我们将追溯他的步伐,并将他的数学标记 转换成能够运行的Common Lisp代码.

Spinal的lib.bus除了AMBA总线，并且还支持AvalonMM，当然你也很容易扩展自定义的总线。

Apb3总线例化

一个简单的Apb3总线接口例化示例

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import spinal.lib.bus.amba3.apb._
class T2 extends Component{
    val busin  = slave(Apb3(Apb3Config(12,32)))    
    val busout = master(Apb3(Apb3Config(12,32)))
    busout <> busin
}
SpinalVerilog(new T2)

总线的例化也非方便简单，`Apb3`
传入Apb3Config(addrWidth=12,dataWidth=32)即可生成一个总线，关键字slave，master设计非常漂亮，可以瞬间
指定总线内部的接口方向，除此之外，`\<>`
操作符为SpinalHDL定义的总线自动互联函数，不用你手动一个一个连。像这类操作符SpinalHDL有很多，像\”>>\”
\”>-/->\”, \”\</\<\”
等等，不用害怕，这些只不过是定义的一个恰巧叫这个符号的函数而已，本质上跟你定义的autoConnect名字的函数并无二致，但是它要比文字函数要形象的多，并且假装操作符也是那么的自然。除了spinalHDL定义的操作符以外，你自己也可以定义各种各样简便的符号帮助你完成复杂琐碎的事情。
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可以看到生成的Verilog总线已经完全连上了。

Apb3总线译码

Apb3Decoder是一个工厂函数，它支持多种参数的传入

• 一：传入总线配置，和地址Mapping

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Apb3Decoder(Apb3Config(16,32),
            List((0x0000,2 KiB),
                 (0x1000,1 KiB),
                 (0x5000,3 KiB))))

可以得到
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如何生成一个Soc系统

(注：Soc系统本身是一个比较笼统的概念，有各种各样不同复杂程度的SOC系统，我们这里指的Soc是一个最小系统，带处理器，片上Mem，一些基本外设以及总线拓扑的基础框架)

在Spinal生成一个最小Soc系统只需要一行代码

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import spinal.lib.soc.pinsec._
SpinalVerilog(new Pinsec(500 MHz))

即可生成一个完整的SOC系统，其中一个RISCV的处理器VexRiscv, 和AXI总线路由
以及APB桥。
pinsec-soc

没了，就这么屌

trump-no-more

如果需要定制，那么继续往下

如何定制Soc系统

定制CPU

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val myCpuConfig = RiscvCoreConfig(
        pcWidth = 32,
        addrWidth = 32,
        startAddress = 0x00000000,
        regFileReadyKind = sync,
        branchPrediction = dynamic,
        bypassExecute0 = true,
        bypassExecute1 = true,
        bypassWriteBack = true,
        bypassWriteBackBuffer = true,
        collapseBubble = false,
        fastFetchCmdPcCalculation = true,
        dynamicBranchPredictorCacheSizeLog2 = 7
      )

插件式扩展CPU, 除了已有的扩展，你可以添加自己的扩展, 比如浮点，矢量处理

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myCpuConfig.add(new MulExtension)
myCpuConfig.add(new DivExtension)
myCpuConfig.add(new BarrelShifterFullExtension)
myCpuConfig.add(new MyFloatExtension)
myCpuConfig.add(new MyVectorExtension)

这里有两个概念

• CHISEL泛指

基于Scala的硬件构筑语言(Constructing Hardware In Scala Embedded
Language)

包括chisel和SpinalHDL, 所以标题中为什么需要CHISEL是指为什么需要一个基于Scala的HDL语言，实际上chisel和SpinalHDL称为HDL框架更为合适，因为除了一些电路语法外，绝大多数都是在运用Scala的语言功能，一切强大都源于Scala语法。

• Chisel特指

伯克利大学发布的Chisel硬件开发语言

我们文章中大CHISEL为泛指， 小Chisel为特指。

Verilog不够用吗?

需要一门新的语言吗?

VHDL诞生于1982年 ,Verilog诞生于1981年, 起初是用来电路存档描述,
都是硬件描述语言, 是用来描述数字电路的结构,行为,功能和接口的语言。

虽然Verilog/VHDL简单易用，在一定的历史时期确实是一个效率的巨大提升,
但是目前来看，槽点依然很多,
已经有点落伍时代。即便是SystermVerilog一定程度上改善了它 存在的问题,
并没有完全解决Verilog的问题，况且EDA工具对SV的支持并不是很积极，所以依然是尴尬的存在。

• 例化不方便

  有人会说，有辅助插件帮你完成 (确实有很多好的插件，emacs verilog-mode
  , vim 的autoinst) 即便这样，但是对带参数的模块例化,
  一对多例化同样需要手动处理，非常不方便

• 大量的重复声明

  无休止的变量声明，无休止的位宽声明，容易出错,
  作为一门上古时期的语言，对编译器不能要求太高

• 函数不能带参数

  verilog中函数的使用只能是零零星星，哪怕是一个位宽的变化都要重写函数,
  作为一门语言函数不能广泛使用，实为鸡肋

• 参数化实在是笨拙

  虽然支持参数化，parameter 也只能做一些简单的加减左移操作,
  没有基本math包。

  利用宏做参数化，对于变量比较多的设计，非常复杂，并且也不好维护
  目前我也看到

• 错误检测很弱

  编译工具对错误的处理比较保守,
  这种保守可能也源于语言本身，以及编译器的能力不及。

  • 位宽不匹配，
  • input/output端口写反
  • 饱和截位弄错，
  • 跨时钟域问题
  • 锁存器检查
  • 组合逻辑环自己查
  • ….

  基于前仿的编译，还会遗漏大量的错误，必须要Lint, 综合检查,
  费时费力又费钱。

• 重构、增减信号,Bist/DFT逻辑插入麻烦

  需要手动插入, 编写脚本, 即便是脚本也不通用

等等…

1. export HTML to slides

$: unzip reveal.js.master.zip
$: cd reveal.js.master

2. Edit index.html

Export to reveal.js from https://slides.com/yourname/yourslide/edit
Presentation made with Slides are powered by the reveal.js open source presentation framework. This export lets you migrate your slide content to a fresh reveal.js install.
a. Download a copy of the reveal.js framework and make the following edits to its index.html.
b. In the , replace the theme CSS with:
c. In the , replace the

3. Edit index pdf config

a. edit index.html
add. Reveal.Configure before Reveal.initialize

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Reveal.configure({ pdfSeparateFragments: false,
                   pdfMaxPagesPerSlide: 1 });
Reveal.initialize({ ...

4. Export pdf

open index.html by Chrome like http://xxxx.index.html?print-pdf
Ctrl-P(windows) or COMMAND-P(Mac-OS)
Save

FAQ

1. Save Fail(Preview Failure)
   print range - full
   I found Chrome export pdf raise Error when pages number bigger than 56
   So you should export it twice 1-56, 57~64

中文字体
abcdABCD

参考资料

• 费根鲍姆常数,种群数量分型混沌
• SCALA Jullia/Mandelbrot绘制
• 惊叹的一维二维分形混沌联系(不动点函数, 二叉图， 曼德博集合之联系绘与一图)

为什么函数调用需要保存状态？

add(1,2) mul(3,4) 这种调用明显不需要保存状态
而add(1,mul(1,2)) 这种计算是需要保存1级函数add的变量,再计算2级函数mul返回值和保存相加最终返回

得出一个结论：函数处在参数位置上，调用后需要返回的函数调用才需要保存状态
而什么是尾调用？无需返回的函数调用
一个简单的判定原则 即函数不在参数位置上