Chisel 不同开发生产的Verilog 模块名冲突
同学A 负责开发AP
同学B 负责开发CP
其中都会用到Queue，生产的AP_system_top.v CP_system_top.v中可能都会包含一个
module Queue (
集成到SOC_top.v时会面临模块名冲突的问题，目前Chisel 本身没有提供解决该问题的方法。
只能依赖于原始verilog 的解决方法
Verilog 模块名冲突解决方法
仿真命令如下
1
| vcs -top $top_cfg_name_in_libmap -libmap $libmap_file
|
1
2
3
4
5
6
7
8
9
10
11
12
13
14
| library default_lib $project;
library cp_rocket_lib $project/cp/rocket_chip/*.v;
library top_rocket_lib $project/top/rocket_chip/*.v;
library i2c_ahb_lib $project/top_peri/i2c_ahb/*.v;
config chip_cfg;
design tb_top ;
default liblist default_lib;
instance tb_top.U_chip.U_system_top.U_cp_top.U_cp_rocket liblist cp_rocket_lib ;
instance tb_top.U_chip.U_system_top.U_top_rocket liblist top_rocket_lib;
instance tb_top.U_chip.U_system_top.U_top_peri_sys.U_i2c_ahb liblist i2c_ahb_lib ;
endconfig
|
综合应该也差不多
